DDR时序测试,信号完整性测试,数据信号测试,外包信号完整性测试实验室


2.1.2、DDR3和DDR4的异同点
我 DDR3 DDR4 备注
读写速度 2133MHz 3200MHz -
大小 1GB 2GB -
电源 1.5V 1.2V+2.5V DDR4多一个VPP电源，内部efuse电压 字位线开启电压
Bank 8 8/16 哪一个DDR是16个bank？提供型号
BankGroup - 4个 -
VREFDQ 外部提供 内部产生 POD的参考电平Vref大小会随着驱动强度、负载、传输线特性等不同而改变
Data IO SSTL POD POD更省电，下面会讲
DBI - 有 DBI为数据总线倒置，结合POD使DDR4省电
预取为 8n 8n DDR4有BankGroup，每一个BankGroup可以独立操作。四个独立的Bank Group=32bit预取，提升吞吐量。
2.2、从DDR的原理框图解读
DATA IO
①SSTL，Series-Stud Terminated Logic（也称CCT ）
SSTL电平本质是差分对，原理是将信号与参考电平VREF组成差分对进行比较。
下图VREF和VTT=VDDQ/2，接受端的电平取决于驱动器、端接电阻RT、端接电压VTT，驱动器的输出电阻Rs一般不会大于21R，作用是提高信号完整性。


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