上表中MRS可以设置Mode寄存器值
以 上图为例CS#，RAS#，CAS#，WE#为L，L，H，H。则指令为Row/Bank Active；随后CS#拉高，command无效，
在第4个时钟周期这4个信号变为L，H，L，H，对照表格，指令为Read，经过几个时钟周期延迟，在3CLK后读数据。
5. 基本功能
DDR3 SDRAM是高速动态随机存取存储器，内部配置有8个BANK。DDR3 SDRAM使用8n预取结构，以获得高速操作。8n预取结构同接口组合起来以完成在I/O脚上每个时钟两个数据字的传输。DDR3 SDRAM的一个单次读或写操作由两部分组成：一是在内部DRAM核中进行的8n位宽四个时钟数据传输，另一个是在I/O脚上进行的两个对应n位宽、半时钟周期的数据传输。
对DDR3 SDRAM的读写操作是有方向性的突发操作，从一个选择的位置开始，突发长度是8或者是一个以编程序列的长度为4的Chopped突发方式。操作开始于Active命令，随后是一个Read/Write命令。Active命令同时并发含带地址位，以选择Bank和Row地址（BA0-BA2选择BANK、A0-A15选择Row）。而Read/Write命令并发含带突发操作的起始Column地址，并确定是否发布自动预充电命令（通过A10）和选择BC4或BL8模式（通过A12）（如果模式寄存器使能）。
在正常操作之前，DDR3 SDRAM必要以预先定义的方式上电和初始化。
