随着DDR总线速率的不断提升，不论做主板设计或测试的工程师，还是做内存条或DRAM芯片设计或测试的工程师都面临DDR总线信号完整性测试分析的挑战。对信号完整性工程师来说，DDR总线走线多，时序复杂，探测困难，是计算机系统中复杂的总线。本文进行了DDR1&2&3信号完整性测试分析技术的探索，重点介绍了DDR总线架构，DDR2 667时钟抖动测试方法，差情况地址、命令总线测试方法和创新的数据总线眼图和模板测试方法，希望对DDR信号完整性工程师有参考价值。
【Key Words】DDR，Eye diagram，Oscilloscope，Signal Integrity，Jitter
【Abstract】As the increasing of DDR speed, motherboard, DIMM or DRAM design or test engineers are meeting the challenge of DDR 1&2&3’s signal integrity measurement and analysis. DDR bus is the most complex bus in computer system for signal integrity engineers. This article introduces the test methods of reference clock jitter, signal quality and timing of address, command and data bus, including some innovated test methods.
DDR 1&2&3总线概览
DDR全名为Double Data Rate SDRAM ，简称为DDR。现在DDR技术已经发展到了DDR 3，理论上速度可以支持到1600MT/s。DDR总线走线数量多，速度快，操作复杂，探测困难，给测试和分析带来了巨大的挑战。
DDR 本质上不需要提高时钟频率就能加倍提高SDRAM的速度，它允许在时钟的上升沿和下降沿读出数据，因而其速度是标准SDRAM的两倍。至于地址与控制信号则与传统SDRAM相同，仍在时钟上升沿进行数据判断。
目前，许多计算机使用时钟频率为533MHz的DDR2内存,更先进的DDR2内存正在日益普及，它的时钟频率在400 MHz-800 MHz之间，新的DDR3内存的时钟频率则可以工作在800MHz-16OOMHz之间。DDR3内存芯片还有另外一个长处：更低的能耗，它的运行电压是1.5伏，低于DDR2内存芯片的1.8伏和DDR1内存芯片的2.5伏。在使用电池的设备中能够延长电池续航时间，因为能耗低，产生的热量也就少，从而对冷却的要求也就低一些。
DDR 2&3几个新增特性的含义是：ODT（ On Die Termination）,DDR1 匹配放在主板上，DDR2&3把匹配直接设计到DRAM芯片内部，用来改善信号品质。OCD(Off Chip Driver)是加强上下拉驱动的控制功能，通过减小DQS与/DQS(DQS是数据Strobe，源同步时钟，数据的1和0由DQS作为时钟来判断) Skew(时滞)来增加信号的时序容限（Timing Margin）。Posted CAS是提高总线利用率的一种方法。AL（Additive Latency）技术是相对于外部CAS，内部CAS执行一定的延时。
