DDR信号质量专家测试，信号完整性测试，时序测试

DDR 引脚说明

为了帮助我们认识，而且不同的功能引脚有不同的要求，DDR3物理引脚可划分为4类：地址总线、数据总线、控制线、电源与参考电压。

1.数据线

1）DQ[13:0] 数据总线：

2）DQS，DQS＃ 数据选通：
用于数据同步，读时是输出,边缘与读出的数据对齐。写时是输入,中心与写数据对齐。

3）TDQS,TDQS# 数据选通：
功能与DQS相同，只是当两种不同的DIMM混合应用在同一个系统时，DQS的负载就会不同，这样会造成信号完整性问题，TDQS就是为了解决这个问题的。当TDQS使能时,DM禁止,TDQS和TDDS提供终端电阻。注意：TDQS与DM共用一个物理引脚。

4）DM 数据屏蔽：
DM是写数据的输入屏蔽信号,在写期间,当伴随输入数据的DM信号被采样为高时,输入数据被屏蔽。然DM仅作为输入脚,但是,DM负载被设计成与DQ和DQS脚负载相匹配。DM的参考值是 VREFCA引脚。注意: DQS与DM共用一个物理引脚，所以DM可选作为TDQS。

2.地址线

1）A[14:0] 地址总线:
为地址输入，为 ACTIVATE命令提供行地址,同时为READ/WRTE命令提供列地址和自动预充电位(A10),以便从某个Bank的内存阵列里选出一个位置。LOAD MODE命令期间,地址输入提供一个操作码。地址输入的参考值是 VREFCA引脚。
A12/BC#: 在模式寄存器(MR)使能时,A12在READ和 WRITE命令期间被采样,以决定burst chop(on-the-fly)是否会被执行(HIGH=BL8执行 burst chop),或者LoW-BC4不执行 burst chop。

2）BA[2:0] bank选通线： 确定要操作的Bank，参考值是ⅤREFCA引脚。

3.命令&控制&时钟

• 1）CKE 时钟使能引脚(输入)：
  CKE为高电平时，启动内部时钟信号、设备输入缓冲以及输出驱动单元。CKE低电平时则关闭上述单元。当CKE为低电平时，可使设备进入PRECHARGE POWER DOWN、SELF-REFRESH以及ACTIVE POWER DOWN模式。CKE与SELF REFRESH退出命令是同步的。在上电以及初始化序列过程中，VREFCA与VREF将变得稳定，并且在后续所有的操作过程中都要保持稳定，包括SELF REFRESH过程中。CKE必须在读写操作中保持稳定的高电平。在POWER DOWN过程中，除CK_t，CK_c，ODT以及CKE以外的所有输入缓冲都是关闭的。在SELF REFRESH过程中，除CKE以外的所有输入缓冲都是关闭的。在正时钟上升边沿采样。

• 2）CK. CK# 差分时钟信号(输入)：
  差分时上钟输入,所有控制和地址输入信号在CK上升沿和CK#的下降沿交叉处被采样,输出数据选通(DQs,DQS#)参考与CK和CK#的交叉点。

• 3）CS# 片选信号：
  使能(低)和禁止(高）命令译码,当CS#为低时DDR芯片使能、CS#的参考值是 VREFCA引脚。

• 4） RAS＃,CAS＃,WE#：这3个信号,连同CS#,定义一个命令,其参考值是ⅤREFCA。

• 6）RESET# 复位信号: 低位有效,参考值是VSS,复位的断言是异步的

• 7）ODT 片上终端使能：
  ODT使能(高)和禁止(低)片内终端电阻，在常操作使能时,ODT仅对下面的引脚有效:DQ[7：0]、DQS、DQS#和DM。如果通过LOADMODE命令禁止,ODT输入被忽略。ODT的参考值是VREFCA引脚。

• 8）ZQ#： 输出驱动校准的外部参考，这个引脚应该连接240欧姆电阻到VSSQ。