门控时钟的设计原则时钟驱动逻辑只包含一个”与门”或”或门”;逻辑门的输入有一个为时钟输入,其他必须满足相对这个时钟的setup/hold time;5. 如何提高系统运行速度时钟周期T>=Tco+Tdelay+Tsetup-Tdp;就是如何减小T,方法就是减小组合逻辑的延时Tdelay,所以出现了流水线思想,即分割大的逻辑电路为几个小的逻辑电路在中间插入flip-flop,消除时间瓶颈.6. pld/fpga完整的开发流程设计输入;2. .逻辑综合;3功能仿真;4.布局布线;5.时序仿真;6.程序下载7. fpga的4种常用设计思想及技巧1) 乒乓操作:数据流控制的处理技巧,先通过输入选择逻辑把数据流等时分配到两个数据缓冲块,再通过输出选择逻辑在以后的缓冲周期轮流从缓冲模块中读取数据送到数据流处理模块中.2) 串并转换:复杂的可用fsm实现.3) 流水线思想:组合逻辑分割.4) 数据接口的同步设计:如果为同步时钟用同步ram\fifo,若为异步时钟用异步fifo.8. 同步逻辑与异步逻辑同步逻辑的时钟之间有固定的因果关系,异步逻辑的时钟之间没有固定的因果关系.9. 常用的逻辑电平,ttl与cmos能互连吗?有0.1v,4.9v,1.0v,3.5v;0.5v,2.7v,0.8v,2.0v等;ttl不能与cmos互连,但是在vcc=5v时,cmos输出到ttl输入是可以的.10. 亚稳态异步时钟设计的组合逻辑是出现亚稳态的主要原因,当信号违反了dff的setup/hold time就会出现不确定电平逻辑,只要亚稳态时间小于时钟周期就可用双reg方法消除.11.moore与mealy fsm Moore fsm的输出只跟当前的状态有关,与当前输入信号无关;mealy fsm的输出不但与当前的状态有关,还与当前的输入信号有关. 一、1.CPLDCPLD主要是由可编程逻辑宏单元（LMC，Logic Macro Cell）围绕中心的可编程互连矩阵单元组成，其中LMC逻辑结构较复杂，并具有复杂的I/O单元互连结构，可由用户根据需要生成特定的电路结构，完成一定的功能。
由于 CPLD内部采用固定长度的金属线进行各逻辑块的互连，所以设计的逻辑电路具有时间可预测性，避免了分段式互连结构时序不完全预测的缺点。
到90年代，CPLD发展更为迅速，不仅具有电擦除特性，而且出现了边缘扫描及在线可编程等**特性。
较常用的有Xilinx公司的EPLD和Altera公司的CPLD。
2. FPGAFPGA通常包含三类可编程资源：可编程逻辑功能块、可编程I/O块和可编程互连。
可编程逻辑功能块是实现用户功能的基本单元，它们通常排列成一个阵列，散布于整个芯片；可编程I/O块完成芯片上逻辑与外部封装脚的接口，常围绕着阵列排列于芯片四周；可编程内部互连包括各种长度的连线线段和一些可编程连接开关，它们将各个可编程逻辑块或I/O块连接起来，构成特定功能的电路。
不同厂家生产的FPGA在可编程逻辑块的规模，内部互连线的结构和采用的可编程元件上存在较大 的差异。
较常用的有Altera、Xinlinx和Actel公司的FPGA。
FPGA一般用于逻辑仿真。
电路设计工程师设计一个电路首先要确定线路，然后进行软件模拟及优化，以确认所设计电路的功能及性能。
然而随着电路规模的不断增大，工作频率的不断提高，将会给电路引入许多分布参数的影响，而这些影响用软件模拟的方法较难反映出来，所以有必要做硬件仿真。
FPGA就可以实现硬件仿真以做成模型机。
将软件模拟后的线路经一定处理后下载到FPGA，就可容易地得到一个模型机，从该模型机，设计者就很直观地测试其逻辑功能及性能指标。